单项选择题
module cnt32（input clk，output reg[31：0]q ）；always @（posedge clk）q =q +1’b1；endmodule上述HDL程序是用什么语言写的？（）
A.C++B.JavaC.VerilogD.VHDL
判断题 顺序语句按照书写顺序执行，并行语句同时执行，与书写顺序无关。
多项选择题 关于VHDL描述风格的说法正确的有（）。
多项选择题 EDA设计电路中毛刺产生的原因包括（）。
