单项选择题
假设一个逻辑最坏情形的延时等于tplogic，它的最小延时为tcd，寄存器的传播延时为t（c-q），建立时间为tsu，保持时间为thold，则使时序电路正确工作的最小时钟周期T为（）。
A.T≥t（c-q）+tplogic+tsuB.T≥t（c-q）+tcd+tsuC.T≤t（c-q）+tplogic+tsuD.T≤t（c-q）+tcd+tsu
填空题 当分析互补CMOS门的传播延时时，可以将电路中的晶体管看作一个电阻与一个（）相串联。
填空题 静态CMOS门中PUN是上拉网络的英文简称，PDN是（）网络的英文简称。
填空题 若一电路每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上，同时在任意时刻该门的输出即为该电路实现的布尔函数值（忽略在切换期间的瞬态电容），则该电路属于静态电路，若一电路依赖于把信号值暂时存放在高阻抗电路节点的电容上，则该电路属于（）电路。
