单项选择题
VerilogHDL语言中,不属于并行语句的是()
A.caseB.alwaysC.assignD.元件例化
单项选择题 一个module中,包含了多条连续的assign语句,它们执行时,是()执行的。
单项选择题 定义一个256字节的存储器,位宽为8,应表示为()
单项选择题 Verilog HDL中的多个always语句是并行的,其内部包含的语句是()执行的。