判断题 不完整的条件语句的描述，是verilog描述组合电路的途径之一。

判断题 一般认为，assign语句主要用于描述组合逻辑电路，时序电路由过程语句（always）来构建。

判断题 在一个模块中只能包含一个过程语句（always）结构。