单项选择题 Verilog Test Bench为待测模块的所有输出信号定义信号名和数据类型，要求其数据类型必须是（）类型。

单项选择题 Verilog Test Bench为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，要求其数据类型必须是（）类型。

单项选择题 ADC 0809采样结束后需要通过LOCK向锁存器LATCH发出锁存信号，以便将输出口的D[7：0]8位数据锁存起来，下列程序当中能够实现数据锁存功能的是（）。