单项选择题
在Verilog HDL中，对于initial语句描述正确的是（）。
A.initial语句可以为寄存器变量分配初值
B.initial只用于仿真模块对激励向量的描述
C.initial语句只能用在行为级描述中，不能用在数据流描述中
D.initial语句可以执行多次
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单项选择题
在Verilog HDL中，对于一个三态门原语notif0而言，当控制信号为0，输入为x时，输出为（）。
A.x
B.1
C.0
D.z -
单项选择题
在Verilog HDL中，关于reg类型的描述不正确的是（）。
A.reg类型可用于对寄存器进行建模
B.reg类型不能用于对组合逻辑进行建模
C.reg类型只能用在always块中，而不能用于assign语句
D.在行为描述中，可以通过initial块对寄存器变量初始化 -
单项选择题
下面关于Verilog HDL中assign的描述，不正确的是（）。
A.assign语句主要用于描述组合逻辑电路
B.assign语句和always语句搭配使用，可以用于定义逻辑功能
C.assign语句不能出现在always块中
D.assign语句的赋值（分配）对象应该是变量类型
