判断题
Verilog规定，在同一个过程中，对同一个目标信号的赋值形式必须一致，不能混合。即在同一过程中，多次对同一目标信号的赋值，或者全部用阻塞式赋值，或者全部用非阻塞式赋值。
【参考答案】
正确
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