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全部科目 > 大学试题 > 工学 > 电子与通信技术 > 数字电路与逻辑设计

单项选择题

‎已知某完全确定同步时序逻辑电路的原始状态表,其中条件()可以确定两个状态一定不等效。

    A.输出不同
    B.次态相同
    C.输出相同
    D.次态交错

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