判断题 在同一过程中，顺序等价的语句，包括赋值语句和if语句等，当敏感表中的输入信号变化时，只对过程结束前的那一条赋值语句（含if语句等）进行赋值操作，而忽略其上所有的等价语句。

判断题 高阻态z可以在电路模块中被信号所传递。

判断题 Verilog默认，else与最近的没有else的if相关联。