欢迎来到财会考试题库网
财会考试题库官网
登录
注册
首页
经济师考试
会计职称考试
统计师考试
审计师考试
保险考试
全部科目
>
大学试题
>
工学
>
电子与通信技术
>
EDA技术
搜题找答案
判断题
一般认为,assign语句主要用于描述组合逻辑电路,时序电路由过程语句(always)来构建。
【参考答案】
正确
点击查看答案
上一题
目录
下一题
相关考题
判断题
在一个模块中只能包含一个过程语句(always)结构。
判断题
Verilog规定,在同一个过程中,对同一个目标信号的赋值形式必须一致,不能混合。即在同一过程中,多次对同一目标信号的赋值,或者全部用阻塞式赋值,或者全部用非阻塞式赋值。
判断题
延时量的考虑和应用只在verilog仿真文件和仿真编译软件中才有意义,在逻辑综合器中不参与综合。
关注
顶部
微信扫一扫,加关注免费搜题