单项选择题
假设一个逻辑最坏情形的延时等于tplogic，它的最小延时为tcd，寄存器的传播延时为t（c-q），建立时间为tsu，保持时间为thold，时序电路正确工作的两个约束分别为对最小时钟周期T和对寄存器维持时间的要求，即（）（其中t_cdregister是寄存器的最小传播延时）。
A.T≥t_c-q+t_plogic+t_su ；t_cdregister+t_cdlogic≤t_hold
B.T≤t_c-q+t_plogic+t_su；t_cdregister+t_cdlogic≥t_hold
C.T≤t_c-q+t_plogic+t_su；t_cdregister+t_cdlogic≤t_hold
D.T≥t_c-q+t_plogic+t_su ；t_cdregister+t_cdlogic≥t_hold
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单项选择题
下面关于差分串联电压开关逻辑（DCVSL）的说法中，错误的是（）
A.DCVSL可提供差分互补输出，当用组合逻辑链路复杂时，所需的逻辑门数目会减少一半
B.DCVSL使需要布置的导线数量加倍
C.关键时序路径上串联逻辑门会减少，因而降低总链路延迟
D.在稳定状态，任何一边的下拉网络和PMOS负载器件不会同时导通，所得到的电路消除了动态功耗 -
单项选择题
对于一个二进制全加器，A和B是加法器的输入，Ci是进位输入，S是和输出，而C0是进位输出，定义中间信号G=AB，D=AB，P =A⊕B，那么将S写为P和G的表达式为（）。
A.A
B.B
C.C
D.D -
单项选择题
下列关于不同种类的加法器说法正确的是（）。
A.镜像加法器具有完全对称的NMOS和PMOS链
B.线性进位选择加法器中的每个全加器单元必须等待输入进位到达才能产生输出进位
C.曼彻斯特进位链加法器的传播延时与位数N成线性关系
D.传输门加法器的进位输出信号的延时大于和信号的延时
