单项选择题
根据以下代码always@（posedge clk）begin if （!rst_n）q<=a；判断rst_n信号：（）。
A.同步，高电平有效
B.同步，低电平有效
C.异步，低电平有效
D.异步，高电平有效
相关考题
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单项选择题
下列Moore型状态机采用Verilog语言主控时序部分正确的是（）。
A.always@（posedge clk or negedge reset）begin if（!reset）current_state<=s0；else current_state<=next_state；end
B.always@（posedge clk ）begin if（!reset）current_state<=s0；else current_state<=next_state；end
C.always@（posedge clk t）if（reset）current_state<=s0；else current_state<=next_state
D.always@（posedge clk or negedge reset）if（reset）current_state<=s0；else current_state<=next_state -
单项选择题
定义状态机当前状态为state ，次态为next _state；输入a，输出b，则下列为Mealy状态机的写法是（）。
A.always@（posedge clk）case （state ）0：next_state<=1；1：next_state<=x
B.always@（posedge clk）case （state ）0：if（a==0）next_state<=1；else next_state<=x；1：next_state<=x
C.always@（posedge clk）case （state ）0：if（state==0）next_state<=1；else next_state<=x；1：next_state<=x
D.以上都不对 -
单项选择题
下列Moore型状态机采用Verilog语言说明部分正确的是（）。
A.parameter [2：0]s0=0，s1=1，s2=2，s3=3，s4=4；reg [2：0]current_state，next_state
B.parameter [1：0]s0=0，s1=1，s2=2，s3=3，s4=4；reg [1：0]current_state，next_state
C.TYPE FSM_ST IS （s0，s1，s2，s3，s4）；SIGNAL current_state，next_state：FSM_ST
D.typedef enum {s0，s1，s2，s3，s4}type_user；type_user current_state，next_state
