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判断题
要设计出能产生独立控制的多通道的三态总线电路必须使用并行语句结构，包括并行的always语句或assign语句。
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判断题
在同一过程中，顺序等价的语句，包括赋值语句和if语句等，当敏感表中的输入信号变化时，只对过程结束前的那一条赋值语句（含if语句等）进行赋值操作，而忽略其上所有的等价语句。
判断题
高阻态z可以在电路模块中被信号所传递。
判断题
Verilog默认，else与最近的没有else的if相关联。
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