单项选择题
在Verilog HDL中,对于一个三态门原语notif0而言,当控制信号为0,输入为x时,输出为()。
A.xB.1C.0D.z
单项选择题 在Verilog HDL中,关于reg类型的描述不正确的是()。
单项选择题 下面关于Verilog HDL中assign的描述,不正确的是()。
单项选择题 下面对于Xilinx Vivado集成开发环境,自动化处理流程描述不正确的是()。